UCIe 3.0規(guī)范正式發(fā)布，數(shù)據(jù)速率翻倍至64 GT/s

2025-08-07 來源：電子工程專輯原創(chuàng)文章

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關(guān)鍵詞： UCIe 3.0 Chiplet技術(shù) 數(shù)據(jù)傳輸速率能效優(yōu)化模塊化設(shè)計

8月6日，全球開放小芯片互連標準組織UCIe（Universal Chiplet Interconnect Express）聯(lián)盟宣布，其最新版本的UCIe 3.0規(guī)范正式發(fā)布。這一規(guī)范將數(shù)據(jù)傳輸速率提升至64 GT/s，較上一代UCIe 2.0的32 GT/s實現(xiàn)帶寬翻倍。新規(guī)范通過運行時重校準、擴展邊帶傳輸?shù)燃夹g(shù)革新，旨在提升多芯片系統(tǒng)封裝（SiP）設(shè)計的能效與靈活性，進一步推動Chiplet技術(shù)在AI、數(shù)據(jù)中心及高性能計算領(lǐng)域的應(yīng)用。

速率翻倍與能效優(yōu)化并行

UCIe 3.0的核心亮點在于其顯著的性能提升和技術(shù)創(chuàng)新。根據(jù)UCIe官方公告，新規(guī)范支持48 GT/s與64 GT/s兩種數(shù)據(jù)速率，并引入以下關(guān)鍵技術(shù)：

運行時重校準（Runtime Recalibration）通過復(fù)用初始化狀態(tài)，在芯片運行過程中動態(tài)調(diào)節(jié)鏈路參數(shù)，降低動態(tài)功耗。這一特性可減少系統(tǒng)在高速數(shù)據(jù)傳輸時的能耗波動，提升整體能效。
擴展邊帶傳輸（Extended Sideband Transmission）邊帶信道長度從原有范圍擴展至100毫米，支持更靈活的多芯片拓撲結(jié)構(gòu)。例如，復(fù)雜SiP設(shè)計中，不同芯片間的通信距離限制被大幅放寬，為異構(gòu)集成提供更大設(shè)計自由度。
連續(xù)傳輸協(xié)議（Continuous Transmission in Raw Mode）通過映射協(xié)議實現(xiàn)SoC與DSP小芯片間的無中斷數(shù)據(jù)流，適用于實時性要求高的場景（如AI推理、5G通信）。

此外，UCIe 3.0還強化了系統(tǒng)管理功能：

優(yōu)先級邊帶數(shù)據(jù)包：為時間敏感型事件（如緊急關(guān)斷）提供低延遲信令。
預(yù)載固件標準化：通過管理傳輸協(xié)議（MTP）加速系統(tǒng)初始化流程。
快速節(jié)流與緊急關(guān)斷機制：利用漏極開路接口（open-drain I/O）發(fā)送系統(tǒng)級即時通知，確保突發(fā)情況下的快速響應(yīng)。

兼容性與模塊化設(shè)計

UCIe 3.0規(guī)范完全后向兼容此前所有版本（UCIe 1.0至UCIe 2.0），并采用可選管理功能模塊化設(shè)計。這一設(shè)計允許企業(yè)根據(jù)需求選擇性實現(xiàn)特定功能，避免資源浪費，同時降低設(shè)計復(fù)雜度。例如，小型企業(yè)可僅啟用基礎(chǔ)互連功能，而大型廠商可疊加高級管理特性以滿足復(fù)雜SiP需求。

UCIe聯(lián)盟主席兼三星電子高級副總裁Cheolmin Park表示：“UCIe 3.0是小芯片行業(yè)發(fā)展的關(guān)鍵一步。通過提升帶寬密度、優(yōu)化能效和增強系統(tǒng)管理，我們?yōu)殚_發(fā)者提供了構(gòu)建高性能、高靈活性SiP解決方案的基礎(chǔ)?！?/p>

加速AI與高性能計算創(chuàng)新

UCIe 3.0的發(fā)布將直接影響多個技術(shù)領(lǐng)域：

AI與高性能計算（HPC）更高的數(shù)據(jù)速率和連續(xù)傳輸能力可顯著提升AI芯片的算力效率，例如多芯片GPU或AI加速器之間的數(shù)據(jù)交換速度將翻倍，降低訓(xùn)練大模型的延遲。
5G與通信設(shè)備擴展邊帶傳輸和優(yōu)先級信令功能可優(yōu)化基站芯片的信號處理能力，支持更復(fù)雜的多頻段通信需求。
汽車電子通過模塊化設(shè)計，車企可靈活集成來自不同供應(yīng)商的芯片（如傳感器、控制單元），縮短開發(fā)周期并降低成本。