三大代工廠計(jì)劃盡快在2nm節(jié)點(diǎn)實(shí)現(xiàn)背面供電，為更快、更高效的芯片交換、減少路由擁塞和降低多個(gè)金屬層之間的噪聲奠定基礎(chǔ)。

使用這種方法的好處是顯著的。通過在背面使用稍粗的、電阻較小的線路來輸送電力，而不是低效的正面方式，由于電壓降較小，功率損失可以減少30%。在典型的高級(jí)節(jié)點(diǎn)處理器中，電力線可能穿過15層或更多的互連層。這一變化還為信號(hào)釋放了前端的路由資源，特別是在第一個(gè)也是最昂貴的金屬層，并且減少了由于有時(shí)不可預(yù)測(cè)的、與工作負(fù)載相關(guān)的物理影響而大大增加設(shè)計(jì)復(fù)雜性的各種類型的交互。

英特爾可能是第一個(gè)采用背面供電的公司，因?yàn)樗谂謴?fù)其在工藝技術(shù)方面的領(lǐng)先地位，但三星和臺(tái)積電將很快跟進(jìn)。

然而，這不是一個(gè)簡(jiǎn)單的改變。背面供電(BPD)帶來了一系列的工藝挑戰(zhàn)，包括由于晶圓極度變薄和晶圓背面到正面的粘合而導(dǎo)致的光刻校正，后者每個(gè)芯片包含數(shù)百萬納米tsv。

盡管如此，背面供電似乎是值得的?！拔覀儗W(xué)習(xí)了很多東西，幫助我們?yōu)檫@一過程鋪平了道路。例如，優(yōu)化如何精確研磨晶圓，這樣就不會(huì)損壞晶體管本身，”英特爾技術(shù)開發(fā)副總裁本·塞爾(Ben Sell)說。


背面供電技術(shù)有何優(yōu)勢(shì)

其一，提供更高效的電源供應(yīng)。將電源線路放在芯片的背面，可以直接接觸散熱器或散熱片，從而實(shí)現(xiàn)更好的散熱效果，提高芯片的工作效率和穩(wěn)定性。其二，更低的溫度。在傳統(tǒng)的芯片設(shè)計(jì)中，電源線路一般放在芯片的側(cè)面，這樣會(huì)產(chǎn)生很大的電流密度，從而導(dǎo)致芯片溫度升高。而背面供電技術(shù)可以將電源線路放在芯片的背面，從而減少電流密度，降低芯片溫度。其三，更靈活的芯片布局。由于電源線路放在芯片的背面，可以避免側(cè)面線路的限制，從而實(shí)現(xiàn)更靈活的芯片布局。這樣可以更好地滿足不同應(yīng)用場(chǎng)景的需求，提高芯片的適用性和可靠性。

PowerVia技術(shù)的穩(wěn)步推進(jìn)，也意味著英特爾在Intel 20A工藝節(jié)點(diǎn)上取得了階段性的進(jìn)展。英特爾技術(shù)開發(fā)副總裁Ben Sell表示：“英特爾正在積極推進(jìn)‘4年5個(gè)制程節(jié)點(diǎn)’計(jì)劃，并致力于在2030年實(shí)現(xiàn)單個(gè)封裝中集成一萬億個(gè)晶體管，PowerVia對(duì)這兩大目標(biāo)而言都是重要里程碑。測(cè)試結(jié)果顯示，英特爾已經(jīng)降低了將背面供電技術(shù)用于先進(jìn)制程節(jié)點(diǎn)的風(fēng)險(xiǎn)，有助于將背面供電技術(shù)推向市場(chǎng)?！?/span>


英特爾技術(shù)大招有啥特點(diǎn)？

傳統(tǒng)的芯片供電方式，先是通過EUV或浸沒式光刻機(jī)等精密設(shè)備，通過多重曝光、刻蝕等技術(shù)形成底層的晶體管（即M0），這也是一個(gè)芯片中尺寸最小、結(jié)構(gòu)最復(fù)雜的一層，然后在此之上不斷通過沉積、刻蝕和CMP等技術(shù)一層層搭建出十幾層互連金屬層，最后通過芯片頂部的金屬引腳與外部電路連接，從而形成完整電路，實(shí)現(xiàn)芯片的特定功能，這種供電方式也被稱為前端供電。

隨著邏輯技術(shù)的不斷進(jìn)步，所需的互連層數(shù)也不斷增加。前端供電的缺點(diǎn)在于電源線與信號(hào)線均位于芯片同一側(cè)，兩條線都須向下穿過15層以上才能到達(dá)晶體管，既要爭(zhēng)奪寶貴的內(nèi)部空間，同時(shí)也會(huì)相互產(chǎn)生電磁干擾，形成IR Drop/Droop效應(yīng)。以臺(tái)積電N3為例，由于電源必須穿過15層互連層才能與晶體管連接，其過孔電阻高達(dá)560歐，而對(duì)比之下采用背面供電后其孔電阻僅為50歐左右，有效降低了功耗：

PowerVia技術(shù)作為一種背面供電技術(shù)，其將電源線轉(zhuǎn)移至晶圓背面后與晶體管連接，直接為晶體管供電，這種方式不僅解決了芯片尺寸微縮過程中面臨的互連瓶頸問題，避免了傳統(tǒng)前端供電中負(fù)責(zé)的連接路徑和功耗損失，有助于抵消IR Drop/Droop效應(yīng)，還提高了芯片的供電效率和穩(wěn)定性，更簡(jiǎn)潔的制造工藝也能降低制造成本。

按照英特爾的技術(shù)路線圖，PowerVia將與RibbonFET一起用于Intel20A和Intel18A節(jié)點(diǎn)。之前英特爾基于Intel4工藝，引入PowerVia技術(shù)在Meteor Lake平臺(tái)驗(yàn)證了所謂的Blue Sky Creek芯片，并測(cè)試了引入PowerVia技術(shù)后的芯片性能。Blue Sky Creek芯片使用了兩個(gè)E核芯片，每個(gè)芯片都具有4個(gè)基于Crestmont微架構(gòu)的高能效內(nèi)核，用以測(cè)試與PowerVia技術(shù)相關(guān)的良率、背面供電技術(shù)的可靠性等性能。

經(jīng)測(cè)試，采用Intel4+PowerVia技術(shù)的Blue Sky Creek芯片IR Droop下降了約30%，內(nèi)核最大頻率提高了6%，其芯片缺陷密度與Intel4幾乎相同，可靠性與晶體管特性目標(biāo)也符合英特爾量產(chǎn)所需的預(yù)期。按照英特爾計(jì)劃，Intel20A和Intel18A將于2024年上半年和下半年進(jìn)入量產(chǎn)。

PowerVia技術(shù)的實(shí)現(xiàn)與挑戰(zhàn)

PowerVia技術(shù)的實(shí)現(xiàn)主要分四大步驟：一是晶圓制備，需要用高純度硅材料制備具有良好導(dǎo)電性能的晶圓。二是在其背面制作出電源線，這一過程需要先進(jìn)制程的支持，確保電源線的精度和穩(wěn)定性。三是芯片制造，將晶圓翻面后按照我們熟知的光刻、刻蝕和沉積等工藝，制造出具有特定功能的芯片；四是互連后的測(cè)試與驗(yàn)證。

當(dāng)然目前有好幾種實(shí)現(xiàn)背面供電的技術(shù)，比如IMEC的Buried Power Rail，在此不再展開。

值得注意的是，在一些晶體管參數(shù)上，引入PowerVia的Intel4相比標(biāo)準(zhǔn)Intel4制程，ccp、鰭高度等參數(shù)一致，但M0間距由30nm放寬至36nm，這樣便放寬了金屬層的厚度。當(dāng)然在互連層數(shù)上，由于在晶圓背面制造電源線新增加了4個(gè)背面層，芯片總層數(shù)達(dá)到18層，相比Intel4制程的15層有所增加：

目前英特爾推進(jìn)PowerVia技術(shù)還存在一些挑戰(zhàn)，比如在技術(shù)層面如何確保電源線在晶圓背面的穩(wěn)定性和可靠性、如何解決制造過程中的精度和良率問題仍是其面臨的主要技術(shù)難題。特別是在測(cè)試環(huán)節(jié)，由于采用PowerVia技術(shù)的晶體管層大致位于芯片中間而不是末端，意味著傳統(tǒng)的測(cè)試工具無法直接戳穿已完成的芯片晶體管層進(jìn)行測(cè)試。此外，雖然PowerVia技術(shù)在理論上能夠降低制造成本，但在實(shí)際應(yīng)用中，由于需要使用新的制造設(shè)備和材料，初期投入成本可能會(huì)較高。同時(shí)目前PowerVia技術(shù)尚未形成統(tǒng)一的行業(yè)標(biāo)準(zhǔn)，不同廠商之間的產(chǎn)品可能存在兼容性問題，因此PowerVia技術(shù)仍面臨標(biāo)準(zhǔn)化和兼容等問題。


三星也有技術(shù)披露

根據(jù)TheElec和三星在去年超大規(guī)模集成（VLSI）研討會(huì)上的演講報(bào)告，與傳統(tǒng)的前端供電網(wǎng)絡(luò)（PDN）相比，新的背面供電網(wǎng)絡(luò)（BSPDN）方法成功地將所需的晶圓面積減少了14.8%。成功實(shí)施后，兩個(gè)ARM電路的面積分別減少了10.6%和19%，同時(shí)布線長(zhǎng)度減少了9.2%。

在傳統(tǒng)的前端PDN（FSPDN）中，半導(dǎo)體元件必須布置在晶圓的正面，以便提供從電源線到信號(hào)線和晶體管的傳輸。這種配置需要在傳輸和信號(hào)網(wǎng)絡(luò)之間共享空間和資源，越來越抗的路由以在線路后端堆棧上傳輸電子，并且可能導(dǎo)致在傳輸?shù)桨雽?dǎo)體結(jié)構(gòu)中的接地軌期間的能量損失。

BSPDN 的主要目標(biāo)是增加單元的功率，這可以改善許多方面的性能。信號(hào)長(zhǎng)度減少方面得改進(jìn)得一個(gè)很好的例子?？s短信號(hào)長(zhǎng)度可以實(shí)現(xiàn)更好的路由，并且通過電路發(fā)出指令時(shí)浪費(fèi)的能量更少。通過縮短信號(hào)長(zhǎng)度，提高了能源效率。深度復(fù)雜的前端信號(hào)網(wǎng)絡(luò)的問題之一是海豚效應(yīng)，即當(dāng)信號(hào)在信號(hào)層上下移動(dòng)并產(chǎn)生不必要的復(fù)雜性時(shí)。BSPDN 解決了這個(gè)問題。

BSPDN 另一個(gè)有趣的方面是小區(qū)略有縮小。單元是印刷到晶圓中的晶體管的標(biāo)準(zhǔn)單元，如果您查看以下數(shù)據(jù)，PowerVia 的單元高度更小，這意味著更好的設(shè)計(jì)將使晶體管“縮小”。背面接觸將把這個(gè)提升到一個(gè)全新的水平。

BSPDN旨在解決這些架構(gòu)和供電限制。該方法完全解耦供電和信號(hào)網(wǎng)絡(luò)，并使用晶圓的背面來適應(yīng)配電。使用晶圓的背面，三星和其他半導(dǎo)體制造商可以通過更短、更寬的線路直接供電，從而提供更小的電阻、更高的供電性能并減少路由擁塞。

雖然從FSPDN到BSPDN的轉(zhuǎn)變聽起來很有希望，但仍有一些挑戰(zhàn)阻止它成為追求該技術(shù)的制造商的標(biāo)準(zhǔn)方法。

三星在研討會(huì)上提出了實(shí)施新電力傳輸模型的最大挑戰(zhàn)之一，即與 BSPDN 相關(guān)的拉伸強(qiáng)度可能會(huì)降低。應(yīng)用時(shí)，BSPDN可以減少拉應(yīng)力作用和硅通孔電極（TSV），導(dǎo)致與金屬層分離。

三星表示，這個(gè)問題可以通過降低高度或加寬TSV來解決，但更多在正式宣布解決方案之前，需要進(jìn)行研究和測(cè)試。要成功應(yīng)用 BSPDN，還需要在信號(hào)和電力線連接方面取得更多進(jìn)步。除了上述之外，還需要在化學(xué)機(jī)械拋光 (CMP) 技術(shù)方面取得進(jìn)步。當(dāng)前的 CMP 實(shí)施用于從晶圓背面去除 5 至 10 微米的“峰谷”。實(shí)施 BSPDN 可能需要一種新的方法來拋光晶圓而不損壞底層功率元件。

三星目前沒有概述基于 BSPDN 的架構(gòu)的正式實(shí)施的時(shí)間表，但在背面供電領(lǐng)域，另一家制造巨頭也已經(jīng)開始了布局。在 2023 年 VLSI 研討會(huì)上，英特爾展示了制造和測(cè)試其背面供電解決方案 PowerVia 的過程，并取得了良好的性能測(cè)試結(jié)果。英特爾正在大膽下注，在臺(tái)積電之前采用 PowerVia，通過使用 RibbonFET （他們對(duì) GAA 的改進(jìn)） 來做到這一點(diǎn)。臺(tái)積電插入 BSPDN 最晚可能會(huì)在 2026 年發(fā)生，與此同時(shí)英特爾希望2024年推出 PowerVia。