從過去一段時間的報道來看，臺積電（TSMC）在3nm和2nm工藝的開發(fā)上取得了不錯的進展。此前臺積電總裁魏哲家證實，N2制程節(jié)點將如預期那樣使用Gate-all-around FETs（GAAFET）晶體管，制造的過程仍依賴于極紫外（EUV）光刻技術，預計2024年末將做好風險生產(chǎn)的準備，并在2025年末進入大批量生產(chǎn)。

隨著2nm工藝在開發(fā)上取得突破，臺積電已開始考慮推進下一個制程節(jié)點了，傳聞可能會在6月份舉辦的技術研討會上正式宣布1.4nm級別的技術，屆時可能會公布一些技術細節(jié)。據(jù)Business Korea報道，臺積電打算在6月份將其N3制程節(jié)點的團隊做重新分配，以組建1.4nm級制造工藝的研發(fā)隊伍。

暫時還不清楚英特爾和三星將采用哪一款工藝與臺積電的1.4nm級工藝對標，按照英特爾去年公布的制程工藝的技術路線圖，目前僅安排到Intel 18A（1.8nm級別）。英特爾計劃在Intel 20A制程節(jié)點將引入RibbonFET和PowerVia兩大突破性技術。近期還誓言在2024年末將推出對RibbonFET改進后的Intel 18A（1.8nm級別），搶先于臺積電的2nm工藝，以取得每瓦性能的領先。

不少業(yè)內(nèi)人士對晶圓代工廠的制造工藝計劃抱有懷疑的態(tài)度，擔憂研發(fā)上會遇到更多不可預知的障礙，從而導致量產(chǎn)時間延后，或者良品率不如人意。隨著芯片的尺寸變得越來越小，工藝技術的壁壘越來越高，電路必須繪制得更精確，同時在生產(chǎn)管理上也變得越來越困難。